2.4 弥补几何微缩的等效扩充

MOS管的成功在很大程度上是因为其尺寸的降低能够同时提高器件的性能。CMOS的驱动电流每隔一代大致提升30%左右，如图2.6所示[18]。

图2.6 CMOS驱动电流随栅极间距的变化

过去40年间，半导体工业按照Moore定律，不断地提升晶体管的性能和密度。在过去的大部分时间里，遵循Moore定律的集成电路发展主要归功于器件几何尺寸的微缩，包含物理栅长和栅氧厚度的降低。然而，单独依靠几何尺寸的微缩不再能够继续得到所期望的性能提升。为了弥补性能提升方面的差距，在130nm技术节点之后（90nm、65nm、45nm、32nm），等效扩充手段继续推动着集成电路的发展。如下文所示，高k金属栅和载流子迁移率提高技术是提高器件性能的两个主要手段[3]。

2.4.1 高k金属栅

正如3.4.1节所述，进一步降低EOT需要采用高k栅介电材料。新的栅极电介质和原来的栅极的多晶硅并不兼容。高k栅介电材料中的金属铪能够与多晶硅栅电极中的硅发生反应，从而导致费米能级钉扎效应（Fermi level pining），这将降低Vt的调节能力。针对这一问题的解决方案是用金属电极取代多晶硅。采用金属作为栅电极材料能够有效地解决上述问题，并降低栅电极电阻。金属电极还可以解决多晶硅栅耗尽效应（Poly Depletion Effect, PDE）。多晶硅栅耗尽效应会引起等效栅氧厚度增加，在小尺寸器件中表现更为明显，导致短沟效应严重，栅控能力下降。

因为CMOS同时包含NMOS和PMOS器件，而NMOS需要的金属功函数为4.2eV, PMOS则需要功函数为5.2eV的金属栅。采用高k材料/金属栅需要采用三种新材料：高k绝缘材料、用于NMOS的金属（金属功函数4.2eV）以及用于PMOS的金属（金属功函数5.2eV）。总的来说，这种方法就是使用两种不同“功函数”的金属（用以确保满足Vt要求）和一种绝缘材料[19]。

另一种实现高k绝缘材料/金属栅电极的技术解决方案是，沉积两种不同的绝缘材料来取代不同功函数的金属。用于NMOS器件的可以是铪化物与一种带有更多正电性的绝缘材料，如氧化镧等的组合，这种绝缘材料的内建偶极子场能够调整器件的Vt，而不受金属功函数的影响；对于PMOS器件，铪化物必须与另一种带有更多负电性的绝缘材料配合使用，如基于铝的氧化物等的组合。这些技术方案需要不同的材料、生产流程甚至生产设备，以满足大生产的需求。

高k金属栅的制造工艺大致分为金属栅极置前和金属栅极置后两种工艺。在金属栅极置前工艺中，高k材料和金属栅极都在形成源漏之前形成[20]，这要求高k材料和金属栅经历高温热活化过程。相反地，在金属栅极置后工艺中，在源漏热活化工程之后形成金属栅[21]。因而，前者的栅介电材料（如铪硅酸盐）和金属栅极需要有较高的热稳定性，其工艺与旧有多晶硅工艺基本类似。金属栅极置后工艺更为复杂，同时它在版图设计上需要有更多的限制，以适应平坦化工艺的需求。但是，高k和金属栅不需要经过高温过程。金属栅极置后工艺提供了更好的Vt调节能力和更高的器件电学性能，这在PMOS上表现更为明显。另外也有报道披露混合工艺技术，即NMOS采用金属栅极置前工艺，而PMOS采用金属栅极置后工艺。

2.4.2 载流子迁移率提高技术

在高k金属栅之外，另一种等效扩充的方法是增加通过器件沟道的电子或空穴的迁移率。表2.5列举了一些提高器件载流子迁移率的手段及其对PMOS或者NMOS的作用。

表2.5 不同技术手段对载流子迁移率的提高作用

应力技术是提高MOS晶体管速度的有效途径，它可改善NMOS晶体管电子迁移率和PMOS晶体管空穴迁移率，并可降低MOS晶体管源/漏的，应变硅可通过如下3种方法获得：①局部应力工艺，通过晶体管周围薄膜和结构之间形成应力；②在器件沟道下方嵌入SiGe层；③对整个晶圆进行处理。

局部应力工艺已经被广泛应用来提升CMOS器件性能。源漏区嵌入式锗硅技术产生的压应力已经被证明可以有效提高PMOS器件的驱动电流。另外，源漏区嵌入式碳硅技术产生的拉应力可以提高NMOS器件的驱动电流。应力记忆技术在NMOS器件性能提升中得到使用。金属前通孔双极应力刻蚀阻挡层技术也是有效的局部应力工艺，拉应力可以提高NMOS的器件性能，而压应力可以提高PMOS的器件性能。

对于PMOS，众所周知，具有（110）晶面取向的衬底比具有（100）晶面取向的衬底的空穴迁移率性能更高。而对于NMOS，具有（110）晶面取向的衬底比具有（100）晶面取向的衬底的电子迁移率要差。晶向重排可以通过改变PMOS晶体管排版设计（layout）或者是在标准＜100＞晶体表面进行通道方向重新排列完成。

混合取向技术（Hybrid Orientation Technology, HOT）将PMOS做在（110）晶面衬底，NMOS做在（100）晶面衬底上，从而在改进PMOS空穴迁移率的同时，不损害NMOS的电子迁移率。IBM公司在2003年IEDM上提出利用晶圆键合和选择性外延技术，得到（110）晶面上的PMOS和（100）晶面上的NMOS，报告显示将其应用于90nm CMOS, PMOS性能可以提高40%[22]。

硅直接键合（Direct Silicon Bonding, DSB）晶片（一种键合（100）和（110）衬底的大块CMOS混合型晶片）是公认的推进这一方法的候选方案。IBM曾将（100）层的面旋转45°并将（110）衬底的DSB层变薄来获得标准的（100）晶片，成功地将环形振荡器的延迟比传统的DSB衬底0°（100）晶片——它键合到一个具有两个硅衬底，即（100）和（110）衬底的晶片上——的结果改进了10%，并将这一成果与技术集成到一起。新发展将环形振荡器延迟比标准（100）晶片改进了30%。这一成果可以与能达到更高进展的技术集成到一起[23]。