1.4 Cadence Allegro SPB新功能介绍

本节将介绍自Cadence Allegro SPB 15.7以后的Cadence Allegro SPB版本的主要新功能。Allegro V16.3新版本在Allegro V16.2版本基础上增强了约束驱动的高密度互连HDI（High Density Interconnect）设计的约束条件的功能，有助于为PCB设计提供更短、更具可预测性的设计周期；包含了新的目标、大量面向微过孔的全新规则，以及改良的过孔转换使用模型，并且对整个PCB设计流程进行了改动，实现了全面的约束驱动HDI设计流程；为了提高协同设计效率，设计分割也经过了改良，加入了新功能，可以将设计进行横向分割，并添加了软边界，让用户更高效地并行工作，进一步缩短了设计周期；增加了Same net Spacing来强化Constraint Manager功能，增强了Etch edit和远见摆放、颜色管理操作界面、制造生产的应用等功能，推出基于3D空间的3D建模显示、分析、仿真功能，可制造性设计（DFM）参量变化验证平台。

1．导入/导出数据库参数

自16.01版本起，数据库参数，包括设计设置、光绘文件、颜色设置、文本设置及综合应用，都能在新版本上实现从设计中导出，以及导入到新的设计文件中。“File”→“Import”→“Parameters”和“File”→“Export”→“Parameters”这两个菜单命令在所有的Allegro PCB Editor层中都是可用的。技术文件能够适当的转换为I/O参数文件。参数文本文件以XML格式保存，扩展名是．prm。

执行菜单命令“File”→“Import”→“Parameters”，弹出“Import Parameter File”对话框，单击输入文本栏后面的按钮，可设置所要导入的参数文件的路径，“Import”按钮执行导入，“Viewlog”按钮可以查看“Viewlog”文件，如图1-4-1所示。

执行菜单命令“File”→“Export”→“Parameters”，弹出“Export Allegro Parameters”对话框，在“Output File Name”栏中输入导出文件的名称，单击按钮 设置保存路径，在“Available Parameters”区域选择所要导出参数文件的内容选项，单击“Export”按钮执行导出，如图1-4-2所示。

2．新增MicroVia选项

在Padstack Designer里，为了增强HDI的约束条件，增加了新的分类选项“Microvia”，以方便连接到Constraint Manager里使用，如图1-4-3所示。

3．将Same Net Spacing增至Constraint Manager

在Allegro16.0版本时已将Physical和Spacing这两个规则整合到Constraint Manager里，如图1-4-4所示。在Allegro16.3中，除了继续对此二项的延伸外，也将Same Net Spacing整合到Constraint Manager中的工作表区进行设定，以方便达到HDI设计需求。Same Net规则可设定Net to Net Spacing之间的规则，而各自的Net to Net Spacing也可以有自己的Same Net规则。在约束管理器中，可以对比在不同NET间设置间距检查所产生的结果和在相同NET间设置间距检查所产生的结果的不同之处。

4．合并Shape

使用“Shape”→“Merge Shape”菜单命令可以实现static shape的合并。

如图1-4-5所示，两个Shape（两个Shape必须有交叉的部分才能够合并）需要合并在一起，执行菜单命令“Shape”→“Merge Shape”，单击其中一个Shape，再单击另一个Shape，单击鼠标右键，选择“Done”，即可实现两个Shape的合并，如图1-4-6所示。

5．交互式扇出

Allegro PCB Editor 16.0新增一组交互式扇出命令，在SPB 16.01中又有增强。

创建扇出命令现在新增加了一个“Centered”选项，典型应用是在BGAs上增加两个相邻的引脚间的中间过孔，这样就不需要计算引脚到过孔间的间距值

创建扇出命令现在支持有“FIXED”属性的封装创建扇出，前提是该封装的引脚没有布线

复制扇出命令现在支持基于Shape的扇出（以前版本只支持clines/vias复制）

6．增加线宽选项和工作模式选项

执行菜单命令“Route”→“Add Connect”，选中“Option”标签页，如图1-4-7所示。在“Line width”选项支持16种线宽（以前版本只支持8种）。工作模式增加“WL”模式，在此模式下，可以很方便地在指定的位置及层面上自动或半自动增加过孔，并以22.5°的角度来添加过孔，如图1-4-8所示。

7．未布线连接状态

“Status”对话框中显示了未布线连接的百分数，这个新增加的条目精确地指出了仍残留的未布线的连接，如图1-4-9所示。

8．新属性

1）ROUTES_ALLOWED属性 在“Route Keepout”区域新增加了ROUTES_ALLOWED属性，这样就允许在“Void”区域布线。

（1）执行菜单命令“Setup”→“Areas”→“Shape Keepout”，在版面上画一个区域，确认颜色选项“Color Dialog”中“Areas”中的“Rte KO”全部打开，如图1-4-10所示。

（2）执行菜单命令“Edit”→“Properties”，确认控制面板“Find”标签页中“Shapes”选项被选中，如图1-4-11所示。

（3）单击刚刚添加的“Shape Keepout”区域，弹出“Edit Property”对话框和“Show Properties”窗口，如图1-4-12和图1-4-13所示。

从“Edit Property”对话框和“Show Properties”对话框中可以看到，“ROUTES_ALLOWED”和“VIAS_ALLOWED”属性已经被添加，此时就允许在“Void”区域布线。如果“ROUTES_ALLOWED”和“VIAS_ALLOWED”属性没有被添加，可以从“Edit Property”对话框左侧“Table of Contents”区域中选择添加“ROUTES_ALLOWED”和“VIAS_ALLOWED”属性。

（4）关闭“Edit Property”对话框和“Show Properties”对话框。

2）Via_At_Smt_Fit属性 该属性直接针对符号和引脚设置VIP（Via In Pad）Pad是否可以超出原本SMD的PIN的范围所在（但过孔中心不得超过焊盘边），同样可以在“Edit Property”对话框中实现，如图1-4-14所示。

9．查看系统信息

自16.3版本起，Cadence Allegro SPB的Allegro PCB Design XL帮助文档（仅针对于Windows平台）增加了系统信息查看功能，执行菜单命令“Help”→“What' s New”，弹出对话框如图1-4-15所示，出现如图1-4-16所示界面，单击“System information…”按钮，即可查看系统信息。

10．其他版本保存档案功能

Cadence Allegro SPB 16.3新版本可以将16.3版本的工程转存为其他版本档案。若执行菜单命令“File”→“Export”→“Save design to 16.01…”，如图1-4-17所示，工程将保存为16.01版本档案，如图1-4-18所示。若执行菜单命令“File”→“Export”→“Save design to 16.2…”，如图1-4-19所示，工程将保存为16.2版本档案，如图1-4-20所示。

11．查看Open Graphics Lib信息

Open Graphics Lib是一套3D图形处理领域工业标准的程序库。Cadence Allegro SPB 16.3新增的Allegro PCB Design XL查看Open Graphics Lib信息，执行菜单命令“Tools”→“Utilities”→“OpenGL Status”，如图1-4-21所示，弹出“OpenGL Information”窗口，如图1-4-22所示。

12．设置底片控制文件特殊效果

Allegro V16.3新版本在Allegro V16.2版本基础上增加了底片控制文件特殊效果的设置，针对已设定的特殊效果，作出实际底片的显示。执行菜单命令“Manufacture”→“Artwork”，弹出“Artwork Control Form”对话框，选择“Film Control”标签页，默认情况下有4个底片文件，即“BOTTOM”、“GND”、“TOP”、“VCC”。单击鼠标右键，选择“Display for Artwork Check”，设置底片控制文件特殊效果，如图1-4-23所示。

13．查看设计编辑数据

Allegro V16.3新版本增加了查看系统设计数据的编辑功能，单击“Update DRC”按钮查看最终一次被保存的编辑数据。执行菜单命令“Display”→“Status”，单击“Reset”按钮，则重新设置记录数据，如图1-4-24所示。弹出“Status”对话框，如图1-4-25所示。

14．网格设置功能

Allegro V16.3新版本增加了网格数学公式计算功能，方便一些特殊的计算。执行菜单命令“Setup”→“Grids…”，弹出“Define Grid”对话框，若输入“=sqrt(20)”，如图1-4-26所示，则可得到系统自动计算的结果，如图1-4-27所示。

15．调色板隐藏功能

Allegro V16.3新版本在原“Color Dialog”（调色板）对话框的基础上，增加了调色板隐藏功能。执行菜单命令“Display”→“Color/Visibility…”，出现如图1-4-28所示的“Color Dialog”对话框。单击“Color Dialog”对话框右下角的“Hide Palette”按钮，则调色板将被自动隐藏，使得选项设置显示更加系统完整，如图1-4-29所示。

16．堆栈图形化显示功能

Allegro V16.3新版本在Allegro V16.2版本过孔堆栈状况设置的基础上，增加了各种类型的过孔在PCB中堆栈状况图形化接口的显示，更方便清楚显示结构。在“Allegro Constraint Manager”对话框右侧表格区域向右拉动，找到“Vias”项目，单击其下“PCS”对应的“VIA”栏，弹出“Edit Via List”对话框，如图1-4-30所示。单击“Hide Viewer”按钮，可将图形化界面显示隐藏。单击“Show Viewer”按钮，可将图形化界面显示恢复，如图1-4-31所示。

单击“Draw Options”按钮，弹出“Draw options”对话框，如图1-4-32所示，定义过孔在图形化显示中“Layer Text contains”、“Layer Tooltip contains”、“Layer visibilitly and colors”等详细显示状况。

17．单面板跳线功能

与Allegro V16.2版本相比，Allegro V16.3版本增加了在单面板设计中经常用到跳线的设置功能，与Etch Edit Mode功能搭配使用。执行菜单命令“Setup”→“Design Parameters…”，选中“Design”标签页，如图1-4-33所示，当绘制完成跳线（jumper）封装，勾上“Jumper”选项即可，完成跳线功能设置。

选中“Display”标签页，如图1-4-34所示，“Enhanced Display Modes”区域增设了“Via Labels”, “Display Origin”和“Diffpair Driver Pins”选项，可根据实际电气设置进行选择，对应的引脚加上Pin_use=OUT属性，有相应的符号显示在对应的引脚之上，直接显示出differential pair的驱动脚位。

18.Via List定义Via功能

Allegro V16.3新版本增加对Physical Constraint Set、Net、Region群组定义或针对单一对象定义过孔。执行菜单命令“Setup”→“Constrains”→“Physical…”，弹出“Allegro Constraint Manager”对话框，如图1-4-35所示（但只针对某些具体区域定义，即只允许使用某些过孔种类）。

选择“Pad—Pad Connect”选项卡，在Allegro V16.3新版本以前的版本中，允许任何Via之间堆栈，而新版本新增对Via之间的堆栈控制，只允许MICROVIA与MICROVIA之间的堆栈设定。单击鼠标左键，如图1-4-36所示，选择“MICROVIAS_MICROVIAS_ONLY”设定只允许Microvia和Microvia之间的堆栈，若选择“MICROVIAS_MICROVIAS_COINCIDENT_ONLY”设定Microvia和Microvia之间两个贯孔的中心必须是一致的堆栈。

执行菜单命令“Setup”→“Constrains”→“Modes”，弹出如图1-4-37所示的“Analysis Modes”对话框，选择“Physical Modes”，对“DRC modes”区域中各个选项作On\Off切换。

执行菜单命令“Setup”→“Constrains”→“Modes”，弹出“Analysis Modes”对话框，选择“Electrical Modes”，对“DRC modes”区域中各个选项作On\Off切换。Allegro V16.3新版本增加了针对Buses、Net Classes、Diff Pairs and Matched Groups中的网络以过孔数目最少的作为参考作检查。打开Match Via count的DRC开关，勾选On选项，如图1-4-38所示。

新版本Allegro V16.3增加了对负片（plane sliver）的规则检查。执行菜单命令“Setup”→“Constrains”→“Modes”，选择“Design Options”，设定新增“Negative plane sliver spacing”输入安全间距的数值，如图1-4-39所示。

新版本Allegro V16.3增加了对锡膏层安全间距的规则检查。执行菜单命令“Setup”→“Constrains”→“Modes”，选择“Design Options”，设定新增“Pastemask to pastemask spacing”输入安全间距的数值，如图1-4-40所示。

19.3-D environment环境显示功能

Allegro V16.3新版本在以往旧版本基础上增加了在Open GL模式下3D立体空间环境的显示功能，支持多种过滤选项，如相机视图、实体视图、透明视图、线框视图等。建议使用三键鼠标，利用鼠标中键能自由缩放画面。在3个维度、3个坐标空间环境中，通过鼠标操作调整控制整个版面观察角度的放大、缩小、移动、翻转等，进行各种视角和显示效果的观察及选项设置，方便高密度、多层次的过孔结构、版图、绝缘层、焊锡层的设计。对于不同元器件封装，新版本提供了各种元器件封装的3D显示，具体显示各引脚、焊盘的标号、名称、功能。与PCB整体做不同角度的旋转相同，还可以对各种元器件封装做不同角度的旋转，利用测量工具完成x, y, z三个座标轴方向上的测量功能。

（1）执行菜单命令“File”→“Open...”→选择“demo_placed.brd”，执行菜单命令“View”→“3D View”，如图1-4-41所示，弹出独立视图窗口，如图1-4-42所示。

（2）执行菜单命令“View”→“Z Scale”，弹出“Allegro PCB Design XL”对话框，如图1-4-43所示。在“Enter Z scale factor[1-10]:”栏中输入Z轴坐标数值（默认数值范围为1～10），所得新的3D立体图如图1-4-44所示。

（3）执行菜单命令“View”→“Hide Design Stackup”，隐藏PCB叠层，如图1-4-45所示。

（4）执行菜单命令“View”→“Hide Components”，将所有元器件3D立体图全部隐藏，如图1-4-46所示。

（5）执行菜单命令“View”→“Hide Etch”，将PCB蚀刻全部隐藏，如图1-4-47所示。

（6）执行菜单命令“View”→“No Shape File”，关闭Shape文件，如图1-4-48所示。

（7）执行菜单命令“View”→“Hide Pads”，将PCB上的焊盘全部隐藏，如图1-4-49所示。

（8）执行菜单命令“View”→“Hide Internal Layers”，将PCB内部层全部隐藏，如图1-4-50所示。

（9）执行菜单命令“View”→“Show Bounding Box”，显示外部PCB包装盒，如图1-4-51所示。

（10）执行菜单命令“View”→“Model Colors”，对具体各项进行颜色设置，如图1-4-52所示。

（11）单击“Camera”，选择相机视图从各个角度察看3D视图及测试。

Top：从PCB顶部角度察看3D视图及测试

Bottom：从PCB底部角度察看3D视图及测试

Front：从PCB前侧角度察看3D视图及测试

Back：从PCB后侧角度察看3D视图及测试

Left：从PCB左侧角度察看3D视图及测试

Right：从PCB右侧角度察看3D视图及测试

（12）执行菜单命令“Model”→“Solid”，选择实体视图从各个角度察看3D视图及测试，如图1-4-53所示。

（13）执行菜单命令“Model”→“Transparent”，选择透明视图从各个角度察看3D视图，如图1-4-54所示。

（14）执行菜单命令“Model”→“Wireframe”，选择线框视图从各个角度察看3D视图，如图1-4-55所示。

（15）执行菜单命令“View”→“Flip Design”，设定在Open GL模式下以Y轴为基准对PCB进行翻转来进行显示及测试，如图1-4-56所示。